SK海力士正在为其下一代高带宽内存（HBM）解决方案引入包括英特尔EMIB在内的先进封装技术，并计划最终迈入3D封装时代。在2026年的Hot Chips大会上，SK海力士封装工程副总裁Jaesik Lee发表了题为“高带宽内存的先进封装”的简报，详细阐述了公司将如何利用先进封装技术加速其HBM产品路线图。
演讲首先回顾了当前HBM的构建方式，即通过硅通孔（TSV）将多个DRAM核心裸片连接到基础裸片上的3D堆叠结构，目前最高可达16层堆叠（16-Hi）。目前HBM与GPU作为独立芯片，通过2.5D封装共同安装在硅中介层上。相比传统的GDDR6，HBM3E解决方案在节省一半空间的同时，可提供高达144GB的容量和4TB/s的带宽，在空间、功耗和运营成本上均具备显著优势。
在SK海力士当前的路线图中，HBM4作为顶级产品备受瞩目。HBM4将具备高达24Gb的DRAM密度和36GB的总容量，IO速度达到8Gbps，带宽更是超过2TB/s。此外，HBM4的功耗降低了40%以上，热阻比HBM3E改善了14%以上。它集成了超过2万个TSV和1.6万余个微凸块，目前其16层堆叠版本正在进行资质认证。
在封装工艺方面，业界目前主要依赖TC+NCF（热压及非导电薄膜）和MR+MUF（批量回流焊及模塑底部填充）两大技术。SK海力士已在其16层HBM3E解决方案中采用了先进的MR-MUF技术，引入了翘曲控制和窄间隙填充技术。随着带宽需求的激增，HBM的功耗、热管理以及TSV面积面临巨大挑战。带宽每两代近乎翻番的速度，给现有技术带来了2.2倍的散热负担。
为应对这些挑战，SK海力士正在探索混合键合（Hybrid Bonding）等未来方法，以突破16层堆叠的限制。数据显示，与MR-MUF工艺相比，混合键合能使核心裸片增厚24%，TSV间距缩小至18微米以下，并在增加堆叠层数的情况下依然将热阻降低35%。此外，类似于三星的HPB技术，SK海力士正在研发名为I-HBM的局部热点缓解技术，通过在热点区域嵌入高导热且绝缘的冷却组件，可使热阻进一步降低30%以上。未来，SK海力士还计划通过增加TSV数量、提高逻辑工艺集成的IO速度，以及优化电源分配网络（PDN）来解决功耗挑战。
值得注意的是，SK海力士在其2.5D HBM解决方案的演示材料中，除了列出台积电的CoWoS系列技术外，还提及了英特尔的EMIB封装技术。近期业界也有传闻称英特尔与SK海力士将在内存领域展开合资合作。展望未来，SK海力士正着眼于3D集成技术，随着先进逻辑和封装技术的不断成熟，公司最终期望能够将HBM直接堆叠在加速器之上。为了满足未来日益苛刻的容量和带宽需求，设计、材料及中介层技术之间的协同优化与整个行业的持续合作将变得至关重要。
