在2026年OCP亚太峰会上，日本半导体企业Rapidus正式公布了其先进封装路线图，宣布计划在2030年左右实现8个光刻掩模尺寸（Reticle）的中介层（Interposer）以及600×600毫米面板级处理技术。
这一战略规划由Rapidus设计解决方案首席技术官Rozalia Beica对外发布。据介绍，该公司的中介层尺寸将稳步扩张，计划从4个光罩尺寸（3320平方毫米）逐步过渡到6个光罩尺寸（4980平方毫米），并最终在2030年达到8个光罩尺寸（6640平方毫米）。其中，600×600毫米的面板规格是该路线图中的核心指标，因为面板级尺寸在良率方面具有极为显著的优势。Beica直观地对比了不同规格下的产能差异：同样是制造8个光罩尺寸的中介层，标准的300毫米晶圆仅能产出4颗，300×300毫米面板可产出9颗，510×515毫米面板可产出36颗，而采用600×600毫米面板的产出量则高达49颗。
与主要竞争对手台积电（TSMC）基于晶圆的尺寸缩放路线不同，Rapidus选择了大力押注面板级处理技术。台积电的CoWoS中介层路线图显示，其计划在2026年达到5.5个光罩尺寸，2027年达到9.5个，2028年达到14个。目前，Rapidus的600毫米面板战略已经全面启动。该公司不仅展示了该规格标准，还正在与泛林集团（Lam Research）的Kallisto电镀系统合作，在600毫米玻璃载板上开发带有重布线层的2.xD封装技术。此前在2025年底，Rapidus已成功生产出首个大尺寸玻璃中介层原型，并计划于2028年正式投入量产。
在芯片制造领域，Rapidus去年已利用ASML的EUV设备成功流片了2纳米GAA测试芯片，宣称其晶体管密度达到了237 MTr/mm²。根据其2026财年的规划，Rapidus的小芯片（Chiplet）解决方案试点线将全面投入运营，以验证2.xD和3D封装工艺。未来，Rapidus的完整封装产品组合将涵盖倒装芯片BGA、2.5D硅中介层、面板级RDL有机中介层、基于桥接和无桥接的解决方案，以及采用混合键合的3D堆叠技术。预计到2030年，该公司的系统将能够把2纳米以下的逻辑芯片、HBM、小芯片、光学互连以及面板级封装技术完美整合到一个统一的平台中。
为了支撑其在2027年实现2纳米芯片量产的宏大目标，Rapidus在今年2月完成了一轮总额达2676亿日元（约合17亿美元）的融资。该笔资金得到了日本政府的大力支持，并获得了包括佳能、富士通、索尼、NTT、软银、本田、铠侠、电装、丰田和IBM日本在内的众多私营巨头的共同注资。