芯片的大难题

与通用处理器不同，专为 AI 工作负载设计的芯片将密度推向极致。它们将更多晶体管封装到更小的空间内，同时增加晶体管的总数（通常以芯片的形式）。其结果是更大、更密集的系统级封装，其中电力传输不仅仅是一个电气问题，而是一个从单个芯片到服务器机架的封装、材料和系统集成挑战。

新思科技研究员Godwin Maben 表示：“功耗主要由动态功耗决定，而动态功耗主要受计算和内存之间数据移动的影响。例如，NVIDIA 的 Blackwell 功耗范围从 700 瓦到 1400 瓦。这使得高效的总线架构和架构创新（例如数据压缩策略）至关重要。”

由于内存和计算单元之间来回传输的数据量巨大，动态功耗占据主导地位。这些传输跨越庞大的内存层级结构，使用各种高速互连。但移动所有这些数据是有代价的，这会产生层层叠加的设计约束，从内存层级结构决策一直延伸到电源传输网络 (PDN)。

Imec研发副总裁Julien Ryckaert表示：“随着我们转向背面和3D堆叠，热量变得更加局部化，也更难消散。这种物理压缩加剧了电迁移和局部热点等挑战。”

为了使这些级别的电源传输易于处理，多学科设计团队必须全面思考电压调节的位置和方式、热量提取方式、材料在高电流应力下的行为，以及在电迁移和电压降影响可靠性之前，它们有多少裕度。这些设计决策的复杂性要求 EDA 工具、制造工艺和先进封装之间进行更紧密的耦合。

新思科技首席架构师 Jay Roy 表示：“如今，高性能计算和 AI 加速器已突破千瓦级界限。设计复杂性的爆炸式增长和周期的缩短给半导体 SOC 设计带来了持续的挑战。”

这种在最小化功耗的同时提升性能的追求，正迫使电力输送模型发生重大变革。这不再仅仅关乎降低电阻，而是关乎对电感行为、热梯度以及不同膨胀系数材料间耦合的建模。现在，对电压降、电流瓶颈和热点的早期预测至关重要，而且必须在实际布局和集成约束的背景下进行。

从横向到纵向供电

无论多少仿真都无法解决传统横向供电固有的局限性。在封装和印刷电路板上横向布线大电流电源走线会带来损耗和空间限制，而这些限制已经无法再扩展。当芯片功耗为 100 或 200 瓦时，这种方法尚可行，但现在却成了现代 AI 硬件的限制因素。

Saras Micro Devices 首席商务官 Eelco Bergman 表示：“目前的加速卡通常采用横向供电架构，将数千安培的电流通过长达数厘米的 PCB 走线，从电源模块传输到处理器。由于电流和走线电阻较大，这种方法会导致严重的功率损耗和过热。此外，用于支持不断增长的总功率、电源轨数量以及关键高速信号布线的电路板空间有限。”

图 1：垂直供电网络，显示多域电容器模块直接嵌入封装基板

在这样的功率水平下，每毫欧姆的电阻都会转化为必须耗散的数瓦热量。此外，横向布线带来的空间限制常常需要在电源完整性和信号完整性之间做出权衡。在高带宽系统中，数百条高速SerDes通道与密集的电源层共享电路板空间，这种权衡变得难以维持。

为了克服这些限制，半导体行业正在积极探索垂直供电技术。通过将电源轨或稳压器直接嵌入芯片下方，并用低阻抗路径垂直连接，电源到硅片的距离可以显著缩短。这不仅降低了电压降和噪声，还释放了顶部布线空间，用于传输关键信号。

Bergman 补充道：“我们看到客户正在积极探索垂直供电架构，该架构采用嵌入式电压调节和集成电容解决方案，可以实现局部供电。这些方法可以释放顶部 PCB 空间，减少寄生损耗，并提高整体供电性能。”

在基板和中介层中使用集成供电层，并结合局部去耦技术，使AI芯片和加速器能够接收更清洁、更稳定的电源，并减少功率衰减。先进的基板（包括嵌入无源器件的基板）目前正在与硅片本身进行协同设计，以优化阻抗特性和散热性能。

与此同时，这些技术也带来了新的可靠性挑战。通过新材料和垂直结构传输大电流需要对电流拥挤、热循环和材料疲劳进行严格的建模。嵌入式功率元件必须承受强烈的热流，同时还要与敏感信号层保持电气隔离。这反过来又推动了介电材料、沉积技术和协同设计方法的创新。

先进的封装和散热技术

高功率密度直接转化为热密度，这可能导致热点，从而降低可靠性和性能。如果没有先进的散热技术，即使是最高效的系统也需要进行撞温度墙，这会大幅降低性能。

Amkor 公司芯片和倒装芯片球栅阵列 (FCBGA) 业务部高级总监 Gerard John 表示：“如今的先进封装采用多尺度热管理技术来高效散热。铟合金 TIM 因其约 80 W/mK 的高导热率而尤为有效。然而，铟 TIM 需要在芯片背面和盖子底部进行金属化，通常使用 Ti/Au 或 Ni/Au 等材料。需要回流工艺来在芯片和盖子之间形成粘合，这有助于降低界面电阻。”

最小化芯片与散热器之间的热阻取决于材料和应用技术。均匀的TIM覆盖和低空洞工艺对于实现芯片内部均匀散热至关重要。传统的焊料基TIM正在被高性能金属合金、相变材料和新型碳基界面材料所取代或补充。

John 表示：“在 TIM 应用中，确保最小空隙至关重要。空隙会严重阻碍热导率，导致热点并降低器件可靠性。监测 TIM 空隙对于工艺优化和器件筛选至关重要。”

这些解决方案通常针对特定工作负载量身定制。例如，AI 训练比推理产生更长的持续功率突发，并且需要不同的热瞬态响应。封装工程师必须与系统架构师合作，以确保冷却解决方案与实际运行情况相匹配。

John 指出：“TIM 的选择通常基于器件功率图，这些图会指示出高发热量区域。通过将 TIM 的属性与这些图相匹配，可以实现最佳的热管理，确保整个器件高效散热。”

在多芯片系统中，由于热逻辑块的接近性，散热挑战更加严峻。先进的设计正在转向均热板、微流体冷却和双面散热技术来应对这种复杂性。每种方法都会带来新的制造、可靠性和材料集成方面的挑战，但它们正迅速成为实现大规模人工智能性能的必要工具。

钼与材料迁移

随着人工智能加速器对功率和集成度的要求越来越高，传统的前端材料逐渐显露出过时的迹象。钨和铜在局部互连和接触方面的广泛应用，一直是其导电性和可制造性的行业标准，但现在，它们在芯片最密集的部分却受到了限制。

正是在这种背景下，钼逐渐成为一种关键的替代金属。钼的电子平均自由程比铜短，在狭窄几何形状下的可扩展性也比钨更好，这使得钼在先进节点的电阻率和可制造性方面都实现了显著的提升。

Lam Research公司副总裁兼总经理Kaihan Ashtiani表示：“从传统的钨金属化过渡到钼金属化，可显著提升性能，包括将接触电阻降低高达50%。钼电子平均自由程更短，使其在小尺寸应用中更具优势，显著降低了紧密互连结构中的电阻问题。”

这意味着，在实际应用中，钼在局部互连方面尤其具有优势，因为线宽和间距目前已低于 20 纳米。在这种尺寸下，钨等传统金属会增强电子散射，导致有效电阻率和热负荷更高。相比之下，钼在受限几何尺寸下仍能保持良好的导电性能。

对于AI设备而言，这一特性至关重要。随着越来越多的功能被封装在更小的平方毫米内，以及垂直堆叠的日益普及，热量和电阻也越来越局部化。钼等材料创新有助于缓解这些影响，它既能提升电气性能，又能简化与原子层沉积 (ALD) 和化学气相沉积 (CVD) 工艺的集成，而这些工艺在尖端晶圆厂中已经非常常见。

“当互连尺寸缩小到低于铜等金属的平均自由程时，由于电子散射更频繁，电阻会增加，”Ashtiani 说道。“在这种情况下，像钼这样平均自由程更短的金属实际上更受欢迎，因为它在较小的尺寸下也能保持较低的电阻。”

转向钼也与业界降低电迁移风险的广泛努力相一致。在人工智能工作负载中常见的高电流密度下，金属迁移会随着时间的推移产生空隙和断路，这日益成为对可靠性的担忧。钼的高熔点和晶粒稳定性有助于抵消这一问题，使其成为长寿命人工智能计算应用的有力候选材料。

虽然钼尚未普及，但其应用正在加速，尤其是在高功率密度的应用中，例如GPU矩阵引擎和SRAM阵列。钼在采用背面供电的设备中也越来越受到青睐，因为这些设备中金属化层的复杂性要求材料具有高度共形性和低电阻率。

背面供电

或许是当今芯片架构中最具变革性的转变，即转向背面供电网络 (BSPDN)。BSPDN 不再将电源和信号同时通过顶层金属层布线，避免它们相互竞争空间，而是通过在晶圆背面引入电源连接来解耦这些功能。

最初的概念由英特尔首次公开提出，名为“电源通孔”，后来逐渐演变成一类更广泛的技术，并被整个行业广泛采用。本质上，晶圆背面经过蚀刻以暴露触点，然后利用这些触点直接向晶体管供电，绕过信号路由堆栈，从而显著提高效率。

“背面供电始于在硅片上蚀刻电源通孔，以便从背面直接供电，这有助于降低阻抗，”imec 的 Ryckaert 表示。“双面晶圆加工为器件尺寸缩小和布线密度开辟了新的机遇，但由于移除了硅片作为散热器，也带来了散热挑战。”

这种结构重组为AI芯片带来了几个关键优势。首先，通过分离电源和信号布线，工程师在布局规划和时序优化方面获得了更大的灵活性。信号层可以扩展或微调，而无需担心电源分布的限制。其次，它可以实现更薄、更均匀的电网，从而降低IR压降并使电压调节更加可预测。

“供电曾经是众多考虑因素之一，”Ryckaert补充道。“现在，它决定了整个布局规划。背面PDN有助于缓解布线拥堵，实现更高的晶体管密度，但它们也增加了功率密度，这使得热管理比以往任何时候都更加重要。”

此外，背面处理技术为冷却带来了新的选择。由于硅基板不再成为散热的障碍，设计人员可以实施双面冷却策略，即在芯片的两侧都应用热界面。

然而，背面供电并非没有挑战。它需要全新的工艺流程和材料改进，包括晶圆减薄、硅通孔 (TSV) 对准、混合键合以及极其脆弱的芯片处理。这些结构的机械可靠性仍在研究中，良率优化仍然是大规模应用的障碍。

设计协同优化及其系统级影响

尽管背面电源、钼互连和垂直PDN技术前景广阔，但这些进步并非孤立发生。下一代AI芯片将需要在整个设计堆栈中采用更紧密集成的方法，并使用通常称为系统技术协同优化（STCO）的技术。

在该模型中，硅片架构师、封装工程师和系统设计师从最初的设计阶段就开始协作。供电网络、热分布、机械应力和布局规划必须建模为相互依赖的系统，而不是流程中的连续步骤。

Synopsys 的 Maben 表示：“功耗感知协同设计正变得越来越重要。它有助于平衡热性能和时序收敛，使客户能够在最终产品中实现更高的效率和可靠性。”

在系统层面，这些优化具有广泛的影响。例如，撞温度墙是AI芯片性能的最大威胁之一。如果不能有效预测和缓解局部发热，即使设计精良的系统在实际应用中也可能表现不佳。

Synopsys 的 Roy 表示：“上游供电效率的轻微提升可以防止下游的热性能下降。我们的目标是让工程师尽早了解这些系统的相互作用，从而确保可靠性是内在的，而不是外加的。”

这影响远不止芯片本身。系统集成商必须考虑整个堆叠（包括芯片、中介层、基板和 PCB）的 PDN 阻抗。信号完整性、板级去耦和机箱级气流都会影响高能效芯片在实际应用中能否达到预期性能。

这些限制提升了协同仿真和跨域反馈回路的重要性。电压完整性和电磁干扰 (EMI) 现在与热仿真、材料建模和功耗感知验证直接相关。为此，一些芯片制造商正在将封装和系统工程团队纳入内部，或将其嵌入芯片设计团队，以加快迭代并确保一致性。

除了技术协调之外，经济激励也推动着协同优化。通过增加过大的电容、加宽电源层或过度设计的VRM来过度配置供电系统，会占用原本可以用于计算的电路板空间和资源。

Saras 公司的 Bergman 表示：“降低 IR 压降并提高供电效率，直接意味着减少发热量并降低冷却成本。这对于超大规模数据中心来说，是一种直接的成本优势。”

结论

随着人工智能需求的增长，优化每一瓦功率以及每一美元交付成本的压力只会越来越大。这意味着电力输送不再是后端考虑的问题，而是已成为影响人工智能芯片设计和制造方式的前沿制约因素。随着人工智能芯片进入千瓦级，业界必须重新思考从材料到布局、从晶圆键合到散热等方方面面。背面供电网络、钼互连和垂直集成基板等创新仅仅是个开始。

AI 芯片供电的未来发展需要跨学科的深度协作。随着工程师们应对下一代供电的多物理场特性，围绕硅片、封装和系统设计构建的各自为政的局面正在逐渐瓦解。虽然这些解决方案的成本和复杂性很高，但其回报——以性能、效率和可扩展性衡量——将是巨大的。